Statische Halbleiterspeicher gehören zur teuren Kategorie von RAMs, da sie eine 6-T-Cell je binären Speicherplatz benötigen, sind aber nach wie vor unverzichtbar auf Grund ihrer hohen Datentransferraten und der Möglichkeit, wahlfrei auf jede Zelle zuzugreifen. Wurden sie früher wegen dieser Eigenschaften vor allem für Level-2-Caches zusammen mit Prozessoren eingesetzt, ist diese Anwendung dank fortschreitender Integration in den Hintergrund gerückt. Heute braucht man SRAMs vorrangig zu allen Arten des "packet processings" in Netzwerksystemen, für Netzwerkprozessoren und DSPs - der Markt für SRAMs also hat sich von "cache driven" zu "network driven" gewandelt.

Begriffe und Technologien 

Neben dem SRAM-Klassiker mit asynchronen Daten-I/O-Interface, Adressleitungen und einer Handvoll Steuerleitungen gibt es inzwischen Typen mit DDR- und QDR-Interface, getrennten I/O-Ports und Bursting-Features, um den Ansprüchen ultraschneller Daten- und Paketverarbeitung zu genügen. Die synchronen SRAMs wurden in den späten 80er Jahren eingeführt und zielten vor allem  auf den Einsatz als Level-2-Caches in leistungsfähigen Rechnersystemen. Im Gegensatz zu ihrer asynchronen Verwandschaft werden bei ihnen alle Steuer- und Datensignale auf die steigende Flanke eines gemeinsamen Taktes synchronisiert (single data rate = SDR), was ganz generell das Systemdesign vereinfacht und Setup- & Holdzeiten reduziert. Zudem verfügen praktisch alle synchronen SRAMs über eine Burst-Möglichkeit, d.h. nach Anlegen einer Startadresse können meist 4 aufeinander folgende Datensätze ohne Leerzyklus geschrieben oder gelesen werden.

Dieses Feature erhöht zwar die Performance des Speichers, allerdings treten zwischen den Burst-Sequenzen immer noch Leerzyklen auf wegen der Notwendigkeit, eine neue Adresse anzulegen und in das Adress-Register zu übernehmen. Dieser Nachteil der Flow-Through-Architektur (Daten "fallen" zum Ausgang) kann durch "Pipelining" kompensiert werden, indem sowohl für Schreib- als auch Lesedaten Register zur Zwischenspeicherung erhalten.

 Damit ist es möglich, aufeinander folgende Zugriffe ohne Leerzyklen auszuführen und so die Performance weiter zu erhöhen. Der Preis dafür ist allerdings ein "Delay" von mindestens einem Taktzyklus. Zusätzlich muss beim Umschalten von Lese- auf den Schreibbetrieb aufgrund der I/O-Treiberstrukturen ein Leerzyklus hingenommen werden.