IDT bietet umfangreiches Programm zum Clock Management für PCIe-Referenztakte 

Obwohl PCIe (PCI Express) zu seinen Anfangszeiten als 3GIO mit dem Anspruch angetreten war, sämtliche Sideband-Signale entbehrlich zu machen, hat es sich aus Gründen niedriger Übertragungsfehler als sehr sinnvoll erwiesen, einen Referenztakt in die PCIe Spezifikation aufzunehmen. So sind also auf PCIe- Baugruppen neben den Tx/Rx-Datenleitungen auch differentielle Clockleitungen zu führen und der Takt muss erzeugt, verteilt und mitunter auch von übermäßigem Jitter befreit werden. Für alle Aufgabenstellungen des PCIe Clock-Managements bietet unser Hersteller IDT skalierbare Lösungen an und unterstreicht damit sein Engagement für diese Technologie.  

IDT PCI Express Solutions

Pace-Maker mit 100MHz 

Zur Vereinheitlichung und Sicherstellung geringsten Jitters defi niert die PCIe-Spezifi kation für die Clocksignale CML (current mode logic) als I/O-Technologie, also das gleiche stromgesteuerte, differentielle Übertragungsverfahren, wie es für die Datenleitungen Tx/Rx zum Einsatz kommt. Mitunter wird dafür synonym die Bezeichnung HCSL gebraucht, was für host clock signal level steht. Der nominelle Spannungshub für jedes Signal beträgt 0.7 Volt und die Frequenz 100 MHz mit einer Genauigkeit von +/-300 ppm. Allerdings gibt es einige IC-Hersteller, die es aus Gründenvereinfachter interner Takterzeugung vorziehen, z.B. 125 MHz als Referenz zu wählen, und damit werden beim Einsatz solcher Bausteine Taktumsetzungen notwendig. 

Die Clocksignale REFCLK+/- dürfen wie die Datensignale nur als Punkt-zu- Punkt-Topologie verdrahtet werden, d.h. für jede Clock-Senke ist ein eigener Treiber notwendig. Alle Clockleitungen eines Boards dürfen eine maximale Länge von 15“ aufweisen, entsprechend 380 mm und die Verzögerungsunterschiede zwischen Clock- und Datensignalen dürfen an der Senke nicht mehr als 10 ns betragen. 

IDT PCI Express Gen2 System Interconnect Switch Hardware Design Guide

Spread Spectrum Clocking (SSC)

Die PCIe-Spezifikation erlaubt ausdrücklich die Anwendung des Spread-Spectrum- Clockings zur Verbesserung der elektromagnetischen Verträglichkeit (EMV). Grundsätzlich wird nur sog. Down-Spreading zugelassen, weil ein symmetrisches Spreading zu Ausfällen übertakteter CPUs führen könnte. Der Referenz-Clock darf in einem Bereich von +0% bis -0.5% (-5000 ppm) mit einer Frequenz von 30 .. 33 kHz moduliert werden, der resultierende Bereich also ist 99,5 MHz .. 100 MHz. SSC ist neben der Minimierung von Jitter ein weiterer wichtiger Grund, warum in PCIe- Systemen ein separater Referenztakt gebraucht wird. Die Rückgewinnung eine SSC - modulierten Taktes aus den NRZ-Datensignalen wäre äußerst fehlerträchtig und würde zu einer stark erhöhten Bitfehlerrate bei den Tx/Rx- Lanes führen.

Clock-Management Bausteine für PCIe- Systeme müssen also nicht nur äußerst jitterarm sein, gleichzeitig müssen sie die SSC-Modulation übertragen können bzw. als Generator in der Lage sein, SSC zu modulieren.