Schrittmacher mit 100MHz

Zur Vereinheitlichung und Sicherstellung geringsten Jitters definiert die PCIe-Spezifikation für die Clocksignale CML (current mode logic) als I/O-Technologie, also das gleiche stromgesteuerte, differentielle Übertragungsverfahren, wie es für die Datenleitungen Tx/Rx zum Einsatz kommt. Mitunter wird dafür synonym die Bezeichnung HCSL gebraucht, was für host clock signal level steht. Der nominelle Spannungshub für jedes Signal beträgt 0.7 Volt und die Frequenz 100 MHz mit einer Genauigkeit von +/-300 ppm. Allerdings gibt es einige IC-Hersteller, die es aus Gründen vereinfachter interner Takterzeugung vorziehen, z.B. 125 MHz als Referenz zu wählen und damit werden beim Einsatz solcher Bausteine Taktumsetzungen notwendig.
Die Clocksignale REFCLK+/- dürfen wie die Datensignale nur als Punkt-zu-Punkt-Topologie verdrahtet werden, d.h. für jede Clock-Senke ist ein eigener Treiber notwendig. Wie auch die differentiellen Datenleitungen sind die Clockleitungen AC-gekoppelt, d.h. keramische Kondensatoren im Bereich von 10nF ..100nF sind nahe der Senke einzusetzen.

Weiterhin legt die PCIe-Spezifikation fest: Das Referenztakt Leitungspaar RefClk+/- ist entsprechend bester Routing-Regeln („best practice“) als Punkt-zu-Punkt Verbindung zu jedem Verbindungspunkt der System-Baugruppe zu führen. Die Verteilung des Referenztaktes darf eine Differenzstrecke von 15 Inches (ca. 38 cm) nicht übersteigen und die Unterschiede der Verzögerungen zwischen Daten- und Taktleitung dürfen am Receiver nicht mehr als 10 ns betragen. Die Längendifferenz der differentiellen Tx+/-, Rx+/- bzw. RefClk+/- Leitungen untereinander darf 0.005 Inch nicht übersteigen, entsprechend 0.127 mm.

Umfassendes Sortiment von IDT

1. Fan-Out Buffer

Die PCIe Fan-Out-Buffer von IDT isolieren den zentralen Systemtakt durch das Buffern und Herstellen vielfacher Kopien – alle Buffer liefern PCIe-konforme differentielle HCSL-Ausgangssignale. Das Portfolio der Taktgeber reicht von 4 bis 21 Ausgänge und viele der ICs sind im erweiterten Temperaturbereich (I-Grade) verfügbar.

So zum Beispiel der ICS85104I, ein 1:4 Fan-Out-Buffer aus der Familie der HiPerClockS™ Taktbausteine im 20-poligen TSSOP-Gehäuse und I-Grade-Qualifizierung. Der Baustein kann sowohl mit einem differentiellem HCSL-Eingangssignal gefüttert werden als auch mit einem Standard-CMOS oder TTL-Signal und liefert mit einer maximalen Durchlaufverzögerung von 3.2 ns 4 differentielle Ausgangssignale, die untereinander einen Skew von lediglich 100 ps aufweisen. Damit eignen sie sich besonders für den Anfang einer Clock-Tree in isolierten Systemen, also dort, wo nicht auf eine phasenstarre Verkopplung mit externen Referenztakten geachtet werden muss.

2. Zero-Delay Buffer

Zero-Delay- oder Null-Verzögerungs- Buffer beinhalten eine PLL (Phase-Locked- Loop), die das Eingangstaktsignal quasi regenerieren, um damit mehrere Ausgangskopien für eine entsprechende Anzahl Abnehmer zu erzeugen. Die Durchlaufverzögerung des Taktsignals durch den Baustein – nominell 0 – kann zusätzlich justiert werden, um damit auch noch Signallauf-Verzögerungen auf den Distributionsstrecken des Referenztakts auszugleichen. Das präzise ausrichten derTaktflanken ist auch äußerst hilfreich, um sog. Race-Bedingungen zu vermeiden. Diese treten vor allem in größeren Baugruppen mit verteilten Funktionsblöcken auf, wenn Daten- und Taktsignale zeitlich so nahe beisammen liegen, dass metastabile Zustände entstehen können. Das Angebot an Zero- Delay-Buffern (oder ZDBs) von IDT umfasst Bausteine mit bis zu 12 Ausgängen im kommerziellen und industriellen Temperaturbereich. So beispielsweise der ICS9DB401C mit 4 differentiellen Ausgängen, einen ZDB entsprechend der DB400 Version der 2.0 Yellow Cover Spezifikation. Er kann in PCs oder eingebetteten Systemen eingesetzt werden, liefert mit 50 ps einen sehr niedrigen Cycle-to-Cycle-Jitter, 100ps Skew zwischen den Ausgängen und ist PCIe Gen1 konform.

Der Baustein ist nicht auf die 100 MHz Standard-Frequenz beschränkt, sondern kann in einem Bereich von 50 ..200MHz eingesetzt werden (bis 400MHz im Bypass Mode). Dank seiner SMBus-Schnittstelle lässt er sich nahtlos in PC-Architekturen einbinden und über das BIOS oder Anwendungsprogramme parametrisieren, Ausgänge können beispielsweise abgeschaltet werden, um Funktionsgruppen zu deaktivieren oder es lassen sich die Spread- Spectrum-Einstellungen modifizieren.

3. Generatoren

Die Taktgeneratoren von IDT bieten den “Herzschlag”, also den zentralen Referenzclock für die PCI-Express Elemente eines Systems. Sie sind mit integrierten Oszillatoren ausgerüstet, die eine Verwendung preisgünstiger (Grundwellen-) Quarze mit 14.318 MHz bzw. 25 MHz erlauben. Alternativ können jeweils auch unsymmetrische Taktsignale mit den genannten Frequenzen eingespeist werden. Ob Quarz oder Eingangssignal, die Generatoren erzeugen daraus einen PCIe-konformen, differentiellen Referenz-Clock mit 100 MHz entsprechend den Jitter-Anforderungen nach Gen1 oder Gen2 (Gen1: 86 ps Peak to Peak / Gen 2: 3.1 ps √Phasen-Jitter). Einige der Bausteine können auch andere Frequenzen ausgeben, wie sie von machen FPGA- oder PHY-Herstellern verlangt werden, üblich sind hier 125 MHz und 250 MHz. Selbstverständlich verfügen die Taktgeneratoren zur Verbesserung der EMV-Verträglichkeit über Spread-Spectrum-Fähigkeiten, d.h. der Referenztakt kann in verschiedenen Stufen symmetrisch oder asymmetrisch moduliert werden.

Klassischer Vertreter dieser Bausteinklasse im IDT-Portfolio ist der ICS557-03, ein SS-fähiger Generator für PCIe- und Ethernet-Anwendungen im 16-poligen TSSOP-Gehäuse, 2 Taktausgängen und bewährt in unzähligen Implementierungen. Die Auswahl der Ausgangsfrequenz (25, 100, 125 und 200 MHz) sowie SS-Modulation können über je 2 Pins recht simpel parametrisiert werden werden, dann sind noch ein Quarz und 2 Lastkondensatoren notwendig und schon ist der Baustein in Betrieb. Mit 80 ps Peak-to-Peak-Jitter und einem Skew von 50 ps zwischen den Ausgängen ist der Baustein PCIe Gen1-fähig und für unterschiedlichste Anwendungen geeignet.

4. Jitter-Abschwächer

Ähnlich den Zero-Delay-Buffern verfügen auch die Jitter-Attenuators über eine integrierte PLL, allerdings mit einer unterschiedlichen Dimensionierung und dem Ziel, verrauschte bzw. verjitterte Referenztakte zu „reinigen“. Dies gelingt im Wesentlichen durch eine sehr enge Bandbreite der PLL im Bereich von 500 kHz bis 1 MHz, mit der zwar noch die üblichen 30 kHz-Modulation der Spread-Spectrum Signale „durchrutschen“, nicht aber höhere Störfrequenzen im Spektrum der Taktsignale. Ein Jitter-Abschwächer ist natürlich die „Ultima Ratio“ des Clock-Trees, nur ist es mitunter in realen Systemen nicht möglich, unmittelbaren Einfluss auf den Referenztakt zu nehmen, gleichzeitig aber eine phasenstarre Kopplung obligatorisch. Dieses Problem taucht z.B. in großen Backplane-Systemen auf, wo PCIe Switches für Up- und Downstream Ports einen verrasteten Clock benötigen.

Die Jitter-Abschwächer von IDT können recht signifikante Verbesserungen erzielen (siehe Abbildung 8) und es gibt sie 2 bis 6 Ausgängen. Auch hier sind Bausteine mit I-Grade Qualifizierung verfügbar.
Beispiel für einen Jitter Attenuator ist der ICS874003I-02, ein Baustein im 20-poligen TSSOP-Gehäuse, I-Grade Qualifizierung und 3 differentiellen Taktausgängen. Der differentielle Takteingang unterstützt neben HCSL auch LVPECL, LVDS, LVHSTL und SSTL.

Das IC integriert die dritte Generation der IDT FemtoClock™ PLL-Technologie und kann mit seiner extrem niedrigen VCO-Bandbreite von 400kHz wirksam vor allem hochfrequente Jitter-Komponenten aus dem Referenztakt entfernen. Daher empfiehlt er sich besonders für Einsteckkarten größerer Systeme, wo die angelieferten Taktsignale schon eine längere Strecke zurücklegen mussten und daher einiges an „Rauschen“ eingefangen haben.